In this thesis, a new DRAM core called Pipelined Cache DRAM (PCDRAM) is proposed. A multi-bank architecture and bank interleaving techniques made possible fast row operation (typically at 1/tRC). Contrary to other multi-bank approaches, PCDRAM has no penalty for random-access even in the case that all requests are issued to the identical bank. In other words, PCDRAM perfectly ensures the penalty-free operation. The penalty-free means that PCDRAM operates at fast row cycle, regardless of whether cache hit/miss occurs or not and of whether the successive requests are for the same bank or for the different banks. Because of invariant and fast row cycle operation, PCDRAM can offer SRAM-like interface to an external system like microprocessors, except for the need of periodic refresh operation. This is realized by two additional DRAM caches, innovative Micro Core Operation, and some circuit techniques.
For low power DRAM core operation, a novel bit line control scheme, Single Bit line Writing (SBW) scheme, is also proposed. Using SBW, The power consumption can be reduced in the core by 22% compared with the conventional DRAM core.
본 논문에서는 기존의 random row cycle를 반으로 줄여 고속 random access가 가능한 새로운 Pipelined Cache DRAM (PCDRAM) 구조를 제안하였다. PCDRAM은 기본적으로 Multi-bank 구조를 가지고 있으며 bank와 동일한 구조의 DRAM cache를 2개 사용하여 row penalty를 완벽하게 제거하였다. 이것을 위해서 기존의 DRAM operation를 분할한 micro core operation을 제안하였다. DRAM은 data를 읽고 나면 cell에 저장된 data가 파괴되므로 항상 restore동작이 뒤따라야 한다. 이러한 restore동작이 끝나기 전까지는 동일 bit line을 사용하는 access는 수행될 수 없다. PCDRAM은 multi-bank 구조를 채택하여 interleaving을 통해 기존의 row cycle을 반으로 줄이고, 동일한 bank에 access가 집중되어 interleaving이 불가능한 경우에는 micro core operation과 cache를 이용함으로써 어떠한 random access에 대해서도 일정하고 빠른 row cycle을 제공한다. 따라서 PCDRAM의 외부에서는 refresh를 제외하고는 SRAM처럼 DRAM을 사용하는 것이 가능해졌다. PCDRAM은 Bank수에 관계없이 두개의 Cache만을 사용하므로 면적 증가는 크지 않다. 한편 DRAM core의 전력소모를 줄이기 위한 방법으로써 Single Bit line Writing (SBW) scheme를 제안하였다. 이것은 기존의 folded bit line 구조에서 cell array의 규칙성을 이용하여 실제로 cell이 연결되어 있는 bit line의 천이만 허용함으로써 불필요한 전력소모를 억제하는 것이다. Simulation 결과 DRAM core에서 소비되는 전력을 22% 줄였다. 이것은 2Mb DRAM macro에 적용되어 test chip으로 제작 되었다.
