A high-speed floating point (FP) divider using the improved quotient selection logic (QSL) realized in an overlapped parallel structure has been proposed. Generally, FP division has been regarded as a relatively infrequent, slow operation in FP arithmetic applications. However, data hazards problem becomes more serious as the clock speed becomes faster and a number of pipeline stages in modern microprocessors increases; therefore, the need for a high-speed dividers is growing. One of the methods to implement fast FP dividers is using RB number system and self-timed circuit schemes. However, the previous FP dividers implemented by using RB number system have some serious drawbacks that the QSL is very complicated and slow as a result. In this paper, a new simple and fast QSL has been proposed using divisor scaling and optimized RB addition rules and an overlapped parallel structure has been devised in order to reduce the critical path in delay. A complete FP divider has been designed, simulated, and laid out using 0.25㎛ CMOS process technology. The final post layout simulation has showed the execution time of the proposed FP divider is estimated less than 28.8 nsec for 55 bit significand floating point division, showing the performance improvement of more than 30% compared with the previous designs.
개선된 몫을 선택하는 회로(QSL)를 이용한 고성능 부동소수점 나눗셈기를 제안하였다. 일반적으로 부동 소수점 나눗셈은 다른 부동소수점 연산에 비해 많이 사용되지 않고 느린 연산인 것으로 생각되어 왔다. 그러나 현재 마이크로 프로세서들의 클럭 주파수가 빨라지고 파이프라인 구조가 더욱 세분화 됨에 따라 느린 부동 소수점 나눗셈 때문에 발생하는 데이터 해저드 문제가 심각해 지고 이에 고성능의 나눗셈기의 중요성이 증대되고 있다. 고성능 나눗셈기를 구현하는 한 방법으로 잉여 이진수 체계를 이용한 나눗셈기가 제안되었는데 이 구조의 문제점이 복잡하고 느린 QSL을 사용한다는 것이다. 이에 본 연구에서는 간단하고 빠른 QSL을 나누는 수의 범위를 바꾸고 적합한 잉여 이진수 덧셈 방법을 사용하여 구현하고 또한 발달된 중첩구조를 제안하여 고성능의 나눗셈기를 제안하였다. 전체 부동소수점 나눗셈기를 0.25㎛ CMOS 공정을 이용하여 디자인 하고 시뮬레이션 하였다. 최종 레이아웃에서 추출한 변수를 이용한 시뮬레이션 결과 55 비트의 나눗셈이 28.8 nsec 안에 수행되는 결과를 얻었다. 이는 기존의 연구에 비해 30% 이상의 성능 향상을 보여준다.
