This paper describes a Programmable Direct Digital Frequency Synthesizer for multi standard receiver. The DDFS is basically based on method using ROM in this thesis. It is focused on the power consumption and spectral purity. The structure sharing the phase accumulator and divided memory structure are proposed to save hardware and power consumption. By using this structure, total power is saved by 48.4 percent. It is decreased from 40960-b to 1024-b by using the reduction methods of the ROM size. It produces 10-b sine and cosine outputs with a spurious-free dynamic range (SFDR) of more than 67.72 dBc. A 32-b frequency control word gives a frequency tuning resolution of 0.00715 Hz at the maximum clock frequency of 30.72 MHz.
The DDFS was simulated with CADENCE Spectre and Verilog. The spice model parameter of the transistor used is BSIM3 based on TSMC 0.35um CMOS process. The DDFS unit block occupies 2.3 mm×1.6 mm per one channel.
본 논문을 통해 다표준 수신기를 위한 Programmable Direct Digital Frequency Synthesizer (프로그래머블한 직접 디지털 주파수 합성기)를 제안하였다. 설계된 회로는 기본적으로 ROM방식을 사용하였고 전체 파워를 줄이고 출력 스펙트럼에 나타나는 잡음 성분을 줄이는 데에 본 회로 설계의 주안점을 두었다.
파워를 줄이기 위해서는 전체 파워의 대부분을 차지하는 적산기와 메모리의 크기를 줄이는 것이 중요하다. 이에 따라 적산기와 잡음 발생 회로를 공유함으로써 하드웨어를 절약하고 또한 하나의 메모리를 네 개로 나누는 구조를 사용하여 하드웨어의 크기를 줄이는 구조를 제안하였다. 이 구조를 사용함으로써 전체 파워의 약 48.4퍼센트가 줄었다. 또한 메모리의 파워를 줄이기 위해 ROM의 크기를 줄여야 하고 이를 위해sine함수의 대칭성, 삼각법식, sine 위상 차이 알고리즘을 사용하였다. 그 결과 40960비트에서 1024비트로 그 크기가 줄었다. 이 회로는 10bit sine과 cosine 출력을 갖는 구조로 67.72 dBc이상의 SFDR을 갖고 최대 클락 주파수 30.72MHz에서 32bit으로 주파수를 조절함으로써 0.00715 Hz간격으로 주파수를 구별할 수 있다. 한 채널당 회로의 면적은 2.3 mm×1.6 mm 이고 모든 모의 실험은 CADENCE Spectre와 Signalscan를 이용해 행해졌으며, TSMC 0.35um 2-poly 4-metal CMOS 공정을 사용하여 설계하였다.
