This thesis addresses the allocation problem of multiplexors in High-level synthesis in VLSI(Very Large Scaled Integrated)design. One main optimization task in HLS is resource sharing among the operations to minimize the required amount of hardware under the clock time budget constraint. However, the resource sharing invariably introduces multiplexors at the inputs of functional units. Consequently,the delay and area by the multiplexors also becomes a non-trivial factor in terms of circuit timing and area. This thesis focuses on the optimization of multiplexors. Specifically, the key contribution is that we introduce a new concept of optimizing multiplexor trees across clock steps and proposed an efficient multiplexor-tree partitioning algorithm. From experiments with a set of HLS benchmark examples, the proposed approach is able to reduce the circuit area by 18.3% on average under the same clock time constraint when compared to those by produced the conventional multiplexor tree allocation.
이 논문은 VLSI 상위단계 합성과정중 allocation 과정중에 멀티플랙서에 의해 발생하는 문제에 대해 다루고 있다. 주된 최적화 작업은 제한된 클럭 내에서 사용되는 하드웨어의 수를 최소화 하는데 있다. 그러나 자원공유 과정에 있어서 각 functional unit 의 input 에는 멀티플랙서를 필요로 한다. 결과적으로 멀티플랙서의 지연시간과 면적은 무시할수 없는 수준에 이르게 된다. 이 논문에서는 이런 멀티플랙서의 최적화에 초점을 두고 있다. 주된 작업은 clock step 사이의 멀티플랙서를 최적화하고 효과적인 멀티플랙서 분할 방법을 제안한다. 대표적인 HLS benchmark 예제들에 대해 이 논문의 방법을 적용 시켜본 결과, 이전에 비해 평균 18.3% 의 면적이 감소함을 보여주고 있다.
