본 연구를 통하여 라미네이션을 기반으로한 MCM-D 용 기판 제조 공정이 개발되었으며, 보다 신뢰성 있는 기판 제조를 위해 층간 접착력과 전기적 접속에 관한 연구가 수행되었다. 본 개발의 최적화된 요소 기술들을 이용하여 새로운 3차원 칩 적층 패키지를 디자인하고 이를 바탕으로 하여 실제 시제품을 제작하였다.
1장에서는 MCM-D 기판 제조 공정의 세부 사항을 다루었다. 폴리머 절연 필름과 폴리머 접착제를 이용하여 라미네이션 방법을 이용하여 실리콘 웨이퍼에 접착시킬 수 있음을 기술하였고, 산소 RIE를 이용하여 적정 수준의 식각 속도 및 폴리머 비아 측면각을 얻을 수 있는 조건을 제시하였다. Al 또는 Ti/Cu/Ti의 혼합 금속층을 이용하여 층간의 전기적 접속 공정을 수행하였다.
2장에서는 Al-킬레이트를 이용한 열가소성 Ultem과 실리콘 웨이퍼 사이의 고온/고습 환경에서의 접착력 향상 및 그 원인을 설명하였다. 실리콘 웨이퍼에 Ultem을 접착한 직후에는 안정한 접착력이 나타났으나, 고온/고습 환경 노출시 24시간 이내에 접착력을 상실하여 자발적인 계면 박리가 발생하였다. 반면 Al-킬레이트로 표면처리 후 Ultem을 접착한 샘플의 경우는 초기 접착력은 표면처리하지 않은 샘플의 접착력과 비슷한 수준이었으나, 고온/고습 환경에서 한달이상 초기 접착력을 유지함이 관찰되었다. AFM 결과에 의하면 Al-킬레이트는 표면 거칠기에는 그다지 큰 영향을 주지 않음이 나타났기 때문에 Al-킬레이트에 의한 고온/고습 환경에서의 접착력 향상은 오로지 기판표면의 화학 구조의 차이에 기인한 것임을 알 수 있다.
XPS 분석에 의하면 실리콘 웨이퍼의 표면은 얇은 실리콘 산화물이 형성되어 있고, Al-킬레이트 처리한 웨이퍼의 경우에는 실리콘 산화물위에 알루미늄 산화물이 산소 원자를 다리로 하여 서로 연결되어 있음을 알 수가 있다. 실리콘 산화물과 알루미늄 산화물의 물분자간의 반응도를 zero point of charge (ZPC) 의 개념으로 예측, 설명할 수 있으며, 이 물분자와의 반응도가 고온/고습 환경에서 접착력과 직접적인 관련이 있다는 이론을 제시하였다.
3장에서는 산소 RIE에 $CF_4$를 첨가하였을 경우에 나타나는 Ultem 층의 식각 거동의 변화 및 이로 인한 비아 접촉 저항의 차이에 대한 결과를 언급하였다. 초기에 평탄한 Ultem 표면은 산소 RIE에 노출되게 되면 표면의 거칠기가 발생하고, 이 거칠기는 RIE가 진행됨에 따라 함께 증가하였다. 이러한 표면 거칠기는 Ultem층이 모두 식각된 후에도 금속 위에 particle의 형태로 잔류하였으며, 이 잔류물은 추가적인 식각 시간에서도 효과적으로 제거 되지 않았다. 반면에 $CF_4$가 첨가된 산소 RIE 분위기에서는 Ultem층 표면의 거칠기의 증가가 거의 없는 채로 식각되어 최종적으로 잔류물이 없는 매우 깨끗한 금속층이 노출되었다. 이러한 현상의 원인은 초기 Ultem resin 내부에 포함된 Organo-Si 화합물임이 XPS 실험으로 규명되었는데, 초기 Organo-Si 화합물이 산소 플라즈마에서 실리콘 산화물로 전환되고, 산소 플라즈마에서 안정한 이 실리콘 산화물이 결국 금속층 위에 잔류하는 것이다. 반면 $CF_4$가 포함된 경우에는 원자 F가 실리콘, 또는 실리콘 산화물 자체를 식각할 수 있기 때문에 순수한 산소 분위기에서 식각된 Ultem 샘플과는 다르게 잔류물없이 Ultem 층을 완전히 식각할 수 있는 것이다.
$CF_4$를 첨가하여 폴리머 비아를 형성하여 금속/금속 접속한 경우의 샘플이 순수한 산소 분위기에서 제작한 샘플에 비해 더 낮은 접촉 저항 평균값과 더 안정한 분포의 저항값을 나타내었는데, 이는 순수한 산소 분위기에서 식각한 경우에 나타나는 금속 표면위의 잔류물이 접촉 면적 감소와 두 금속층간의 conformality에 악영향을 가져오기 때문이라고 사료된다.
이상의 라미네이션 방법, 안정한 기판/폴리머 접착력을 얻는 방법, 더 낮은 금속/금속 접촉 저항을 얻는 방법을 기반으로 하여 새로운 3차원 칩 적층 패키지를 디자인하고 이를 바탕으로 하여 실제 시제품을 제작하였다. 기존의 패키지와 비교할 때 본 패키지의 독특한 점은 공정 완료된 웨이퍼를 strip으로 분리하여 측면 절연후 I/O 재배열공정을 수행한다는 점이다. 이러한 공정은 기존의 예와 비교할 때 우수한 웨이퍼당 3차원 패키지 수율 및 3차원 패키지 공정 단순화를 가져올 수 있다는 장점이 있다. 본 디자인을 바탕으로 하여 제작된 3차원 칩 적층 패키지는 JEDEC Level III 및 85°C/85%의 신뢰성 시험을 통과할 수 있을 정도의 기계적 안정성을 나타내었다.
