The demand for high performance, low power floating point adder cores has been on the rise during the recent years. These units are essential building blocks of microprocessors and floating point DSP data paths. Since the hardware implementation of floating point addition involves the realization of a multitude of distinct data processing sub-units that endure a series of power consuming transitions during the course of their operations, the power consumption of floating point adders are, in general, quite significant in comparison to that of their fixed point counter parts. Owing to the presence of a relatively high traffic of floating point additions in micro-processors and DSPs, the power/performance implications of floating point adders, directly impact the power/performance desirability of the target application. In this paper, we present an architecture of a low power floating point adder. The functional partitioning of the adder into four distinct, inhibit controlled data paths allows activity reduction.
The proposed scheme offers 14% reduction in power consumption in comparison to that of the conventional triple data path.
3D-Graphics 등의 영상처리 분야에서는 부동소수점 연산의 비중이 매우 크다. 따라서 영상처리 어플리케이션을 위하여 부동소수점 연산 가속기가 필요하다. 부동소수점 연산 가속기에서 많이 사용되고 있는 부분이 덧셈/뺄셈 부분이다. 그러나 부동소수점 덧셈부분은 많은 연산블록을 거치게 되어 있으므로 성능의 저하뿐만 아니라 전력소모면에서도 불리한 구조이다. 최근에 수요가 급증하고 있는 임베디드 시스템에 부동소수점 가속기가 사용되려면 전력소모의 최적화가 필요하다. 본 논문에서 제안하고 있는 구조는 부동소수점 연산과정중의 정규화 이동에서 발생하는 Switching을 줄이는 것이다. 즉, 정규화 이동을 할때는 기존의 구조에서는 항상 Barrel Shifter를 이용하여 수행하지만 제안된 구조에서는 Leading Zero의 개수를 살펴봐서 [0,4]의 범위에 있으면 MUX로 정규화 이동을 수행하고 그 이외의 것은 Barrel Shifter를 이용한다. 그러나 실제 응용 프로그램에서 Leading Zero의 개수의 분포를 살펴보면 [0,4]사이가 80%이상이다. 실험결과 기존의 구조에 비해서 전력소모면에서 약14%가 감소하였다.
