We proposed a fast row-cycle DRAM-core architecture, which employs pipelined row address decoding for hierarchical word line structure. The pipelined row address decoding reduced the skew in its decoding operation.
Adding 4K latches for pipelining, the area penalty is 2% of the total size of 1Mb DRAM (40mm × 4mm) compared with conventional pipelined row address decoding scheme and power consumption is about 19% larger.
We confirmed a 8.2ns row-address cycle time at 3.3V, even when a row address in the identical cell array is successively accessed, by HSPICE simulation based on a LG 0.6μm technology.
계층적 워드 라인 구조에 파이프라인 row address 디코딩 기법을 적용하여 빠른 row cycle을 갖는 DRMA 구조를 제안하였다. 파이프라인 row address 디코딩 기법은 디코딩 동작에서 skew를 줄였다. 파이프라이닝을 위해 추가된 4K개의 래치는 기존의 파이프라인 row address 방식보다 전체 칩 (40mm×4mm)의 크기에서 2%의 면적증가와 19%의 전력소모증가가 있었다. row address가 같은 셀을 연속적으로 억세스할때 3.3V 전원전압에서 8.2ns의 row address cycle time을 갖도록 설계되었고 LG 0.6μm의 공정을 갖는 HSPICE 모의 실험으로 증명하였다.
