This paper describes a new interface scheme for a high performance, especially focused on an improvement of the timing margin, synchronous DRAM (SDRAM), which can be used as a part of an internal clock generation block of the SDRAM. For this scheme, a simple protocol is defined and its processing unit is proposed. The defined protocol is adopted to provide a skew information between the edges of the transmitted data and a reference clock, and to control a sampling window mismatch. The protocol-processing unit is used to estimate and encode the skew of the each of parallel-transmitted data based on the proposed protocol, which is made up of a phase-locked loop (PLL), a skew estimation block, register files, and control blocks.
Consequently, by compensating the skew of each data line according to the output of a protocol-processing unit, the skew among the data can be reduced to 1/8 clock-cycle ideally, for the dispersed data edges over 1 clock period through the transmission lines. It connotes that timing-margin between signals is improved. So, a stable data acquisition is allowed to 800 Mb/s data rates. This scheme may be employed to an interface part of a high-speed parallel data transceiver, in which the skew between signals should be considered.
본 논문을 통해 고속 SDRAM을 위한 새로운 인터페이스를 제안하였다. 이것은 SDRAM의 클럭 속도를 높임에 따라 발생하게 되는 스큐에 의한 타이밍 마진의 저하를 개선하는 것에 초점을 맞추고 있으며, SDRAM의 내부 클럭 발생기의 일부로서 적용될 수 있다. 이를 위해 간단한 프로토콜과 이를 처리하기 위한 회로가 제시되었다.
정의된 프로토콜은 고속으로 전송되는 데이터 신호와 외부 기준 클럭 사이의 스큐 정보를 제공하며, 샘플링 윈도우의 불일치를 제어하기 위한 코드를 포함한다. 프로토콜 처리 부는 기준 8-위상 클럭들을 제공하는 PLL, 데이터의 스큐를 판단하는 스큐 측정부, 각 데이터의 측정된 스큐 정보를 저장하고 신호 지연 라인을 제어하는 레지스터 파일, 샘플링 윈도우 불일치를 보정하는 선택적 1 클럭 지연회로 등으로 구성된다. 제안된 프로토콜에 바탕하여 병렬로 전송되는 데이터를 직렬형태로 변환하여 각 데이터 라인의 스큐를 측정하고 이를 저장한다.
궁극적으로 각 데이터 라인의 지연 시간에 차이를 두어, 스큐의 영향을 보상하게 함으로써 타이밍 마진을 개선할 수 있게 된다. 스큐를 측정하는 회로는 약 20 ps 이하의 정밀도를 가지며, 1 클럭 구간에 걸쳐 흐트러진 데이터 에지들을 하나의 그룹을 이루면서 1/8 클럭 구간 (기본 지연 시간) 내로 모이게 할 수 있다. 800 MHz의 속도에서도 안정적인 동작을 보장하며 부가적으로 적절한 샘플링 클럭을 선택할 수 있도록 한다.
기본적으로 SDRAM을 위한 인터페이스로서 제안되었으나 스큐에 의해 타이밍 마진이 나빠질 수 있는 병렬 데이터 송수신기의 인터페이스로서도 적용이 가능하다고 생각된다.
