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VLIW DSP를 위한 부동소수점 유닛의 설계 = A design of floating point unit for VLIW DSP
서명 / 저자 VLIW DSP를 위한 부동소수점 유닛의 설계 = A design of floating point unit for VLIW DSP / 최윤석.
저자명 최윤석 ; Choi, Yun-Seok
발행사항 [대전 : 한국과학기술원, 1998].
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8008886

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MEE 98096

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초록정보

This thesis describes a three-stage pipelined floating point unit, especially floating point arithmetic logic unit(FALU) and floating point reciprocal unit(FREC), for a Very Long Instruction Word(VLIW) Digital Signal Processor (DSP) which is targeted on 3D Graphics. FALU has two operation modes, Twin mode and Normal mode. So, the hardware of FALU is splittable for Twin mode. FREC must have some ROM tables. This thesis covers the optimization of ROM tables based on execution clock cycle. As a result, FALU can achieve maxmum 2 times performance by additional 15% hardware in single precision. With small hardware for FREC, division operation can be about 2 times faster.

서지기타정보

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청구기호 {MEE 98096
형태사항 [vii], 67 p. : 삽도 ; 26 cm
언어 한국어
일반주기 저자명의 영문표기 : Yun-Seok Choi
지도교수의 한글표기 : 김이섭
지도교수의 영문표기 : Lee-Sup Kim
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학과,
서지주기 참고문헌 : p. 65-67
주제 부동소수점
VLIW
Floating point
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