Electrical properties of Pt/BST/Pt MIM capacitor have been investigated. First, a new method for calculating trap density $D_{it}$ $[cm^{-2}$·$eV^-1]$ with different trap levels in the Pt/BST interface was proposed from current-time curve of the capacitor. Current conduction in DRAM operating region can be well explained by the new model of electron tunneling from the Pt electrode to BST interface trap. This current has apparently linear relationship with applied voltage in current-voltage characteristics when step voltage is applied to the capacitor. The calculated interface trap densities between Pt and BST were in the range of $10^{15}cm^{-2}$·$eV^{-1}$∼$10^{16}cm^{-2}$·$eV^{-1}$ which is larger than that of $SiO_2/Si$ interface (usually, in the range of $10^{11}cm^{-2}$·$eV^{-1}$∼$10^{12}cm^{-2}$·$eV^{-1}$. Using the data obtained from the current-time curve, the shapes of current-voltage curve with different measuring condition such as delay time were calculated and plotted. The calculated current-voltage characteristic was well coincident with the measured one.
A new method was proposed to characterize traps of interfacial BST/Pt layer quantitatively by the hysteresis of capacitance-voltage curve. Interface electron densities trapped at the Pt/$Ba_{0.7}Sr_{0.3}TiO_3$ interface were calculated to be 2∼3×$10^{12}cm^{-2}$ independent of BST film thicknesses. Characterization of the interface trap in paraelectric MIM capacitors will be possible using this method.
We improved the electrical properties of the MIM capacitor by adopting rapid thermal annealing (RTA) process. The trapped electron density and leakage current density decreased drastically when as-deposited samples were annealed at 650 ℃ in $O_2$ or $N_2$ ambients for 30s. The effects of the temperature and annealing ambients during RTA on the interface trapped electron density and leakage current density were investigated. The leakage current density and trap densities were found to decrease when the RTA process was carried out at higher annealing temperature and in the oxygen ambient. In the optimized RTA condition, the leakage current density and trap density of BST MIM capacitor could be improved while maintaining dielectric constant of the BST film. The reduced leakage current density will result in more reliable operation of DRAM capacitor.
It should be noted that the interface trap densities $D_{it}[cm^{-2}$·$eV^{-1}]$ derived from current-time measurement as well as the interface trapped electron densities $N_{it}[cm^{-2}]$ from capacitance-voltage curve decreased to one third of as-deposited samples after RTA. Therefore, we can conclude that the traps calculated by different two methods have the same physical origin.
차세대 DRAM 커패시터 구조로써 촉망되는 Pt/(Ba,Sr)$TiO_3$/Pt MIM 커패시터를 제작하고 이의 전기적인 특성을 조사하여 전류 전도 메카니즘을 해석하였다. 첫째로, 시간에 따른 누설 전류 특성을 측정한 결과로부터, DRAM 동작 영역에서의 누설 전류는 백금 전극으로 부터 BST 박막 계면을 통과하는 전자의 터널링에 의한 새로운 전도 모델로 잘 설명되며, 이 모델에 의해 단위 전압을 인가했을 때 전류가 인가 전압과 비례하는 선형적인 관계가 나타남을 잘 설명할 수 있었다. 이 방법에 의해, Pt/BST 계면의 트랩 밀도 $D_{it}$ $[cm^{-2}$ · $eV^-1]$를 계산하는 새로운 방법을 제안하여 약 $10^{15}cm^{-2}$ · $eV^{-1}$ ∼ $10^{16}cm^{-2}$ · $eV^{-1}$ 정도의 값을 가짐을 확인하였다. 이렇게 얻어진 계면 밀도값을 이용하여, 측정할 때의 지연 시간에 따른 전류-전압 특성을 계산한 결과 측정된 전류-전압 곡선과 잘 일치함을 알 수 있었다.
둘째로, 용량-전압 특성 곡선의 히스테리시스 현상으로부터 BST/Pt 계면의 트랩 전자 농도를 계산하는 새로운 방법을 제시하였다. 계면의 트랩된 전자 농도$D_{it}$ $[cm^{-2}]$는 BST 박막의 두께에 무관하게 2 ∼ 3 × $10^{12}cm^{-2}$ 으로 나타났으며, 이 방법은 다른 상유전체 박막을 이용한 MIM 커패시터의 계면 트랩의 평가에도 응용될 수 있다.
세째로, 급속 후속 열처리 공정에 의해 MIM 커패시터의 DRAM 동작 영역에서의 누설 전류 등 전기적 특성을 향상시켰다. 650℃에서 30초간 산소나 질소 분위기에서 열처리했을 때 트랩된 전자 농도 및 누설 전류가 크게 감소하였다. 후속 열처리의 온도 및 분위기에 따른 경향성을 살펴본 결과, 열처리 온도가 증가할수록 산소 분위기로 됨에 따라 누설 전류 및 트랩된 전자 농도가 감소함을 알 수 있었다. 따라서, 산소 분위기에서 적절한 온도로 후속 열처리를 함으로서 유전체의 유전율을 유지하면서 BST MIM 커패시터에서의 누설 전류를 감소시킴을 알 수 있다. 이러한 후속 열처리에 의한 누설 전류의 감소는 차세대 DRAM 커패시터의 동작시 신뢰성을 증가시키게 될 것이다.
또한, 전류-시간 측정으로부터 추출한 Pt/BST 간의 계면 트랩 농도 $D_{it}$ $[cm^{-2}$ · $eV^{-1}]$와 용량-전압 특성으로 부터 구한 계면 트랩 전자 농도 $N_{it}[cm^{-2}]$ 값이 급속 열처리 후에 동일하게 약 3배 정도 감소하여, 새롭게 제시한 두 가지 방법에 의해 구한 트랩이 동일한 성질을 가짐을 확인하였다.
