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100BaseT4 이더넷 송수신기를 위한 타이밍 복원 회로의 설계 = Timing recovery circuit design for 100BaseT4 ethernet transceiver
서명 / 저자 100BaseT4 이더넷 송수신기를 위한 타이밍 복원 회로의 설계 = Timing recovery circuit design for 100BaseT4 ethernet transceiver / 이준석.
저자명 이준석 ; Lee, Joon-Suk
발행사항 [대전 : 한국과학기술원, 1997].
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등록번호

8007781

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학술문화관(문화관) 보존서고

MEE 97070

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초록정보

A hybrid clock recovery circuit composed of an analog phase-locked loop(APLL) and digital blocks for a 100BaseT4 ethernet transceiver is described. This circuit operates at a data rate of 25MHz from a single 5V power supply and achieves fast aquisition in the preamble period. The total power dissipation is about 45mW and the active area is 1000㎛×800㎛$(1240mkl^2)$ in a 0.6㎛ single-poly double-metal n-well CMOS process. This hybrid clock recovery circuit is applicable to the on-chip design where several clock recovery circuits are needed.

서지기타정보

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청구기호 {MEE 97070
형태사항 v, 52 p. : 삽도 ; 26 cm
언어 한국어
일반주기 저자명의 영문표기 : Joon-Suk Lee
지도교수의 한글표기 : 김범섭
지도교수의 영문표기 : Beom-Sup Kim
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학과,
서지주기 참고문헌 수록
주제 타이밍 복원
이더넷 송수신기
디지탈 PLL
PLL
100BaseT4
Ethernet
Timing recovery
DPLL
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