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VLIW 프로세서를 위한 부동 소수점 유닛의 설계 = A design of floating-point unit for VLIW processor
서명 / 저자 VLIW 프로세서를 위한 부동 소수점 유닛의 설계 = A design of floating-point unit for VLIW processor / 류창호.
저자명 류창호 ; Ryu, Chang-Ho
발행사항 [대전 : 한국과학기술원, 1997].
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8007749

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MEE 97038

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초록정보

This thesis describes a three-stage pipelined floating-point processing unit(FPU) for the Very Long Instruction Word(VLIW) processor[2], which is aimed at image processing and 3-D Graphics. It has three functional units, floating-point arithmetic logic unit(FPALU), floating-point multiplier(FPMUL), and floating-point reciprocal(FPREC) unit. It has two operation modes, Twin and Normal Mode. The FPALU and FPMUL are splittable to support th Twin Mode. It can achieve a peak performance of 5 operations per clock in Twin mode and 3 operations per clock in Normal mode. The FPMUL has a new multiplier architecture, which has smaller hardware than a conventional multiplier for floating-point double precision. Nevertheless, only one additional cycle is enough to perform multiplication in double precision, and it can achieve a speedup of two compared to a conventional multiplier in single precision.

서지기타정보

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청구기호 {MEE 97038
형태사항 vi, 55, 2 p. : 삽도 ; 26 cm
언어 한국어
일반주기 저자명의 영문표기 : Chang-Ho Ryu
지도교수의 한글표기 : 경종민
지도교수의 영문표기 : Chong-Min Kyung
학위논문 학위논문(석사) - 한국과학기술원 : 전기및전자공학과,
서지주기 참고문헌 : p. 54-55
주제 부동 소수점
분리 수행
Floating-point
Splittable operation
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