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High performance cache design for superscalar microprocessor = 수퍼스칼라 마이크로프로세서를 위한 고성능 분리형 캐쉬의 설계
서명 / 저자 High performance cache design for superscalar microprocessor = 수퍼스칼라 마이크로프로세서를 위한 고성능 분리형 캐쉬의 설계 / You-Sung Chang.
저자명 Chang, You-Sung ; 장유성
발행사항 [대전 : 한국과학기술원, 1996].
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초록정보

This paper suggests several control schemes with a high performance on-chip cache design which would be incorporated with a superscalar microprocessor, pin-to-pin compatible to Intel's $Pentium^{TM}$ processor. The on-chip cache, PCache, designed as a basis of all works in this paper, is characterized as a separate cache architecture embarking even/odd divided tags. The cache realizes superscalar supports using multi-port for tag and interleaved RAM for relatively large data RAM. Employing a smart separate controller, the proposed schemes were focused on reducing miss rate and miss penalty rather than increasing the circuit speed upon which previous works concentrated chiefly. Write forwarding of fill buffer and modified pseudo LRU schemes diminish miss rates, and active empty slot allocation decreases miss penalty. Simulation results that verify the potential effectiveness of each control scheme also assure that the proposed schemes jointly improve the performance of the system significantly. This fact illuminates a speculative cache control's importance on the full system performance.

이 논문은 펜티엄 호환 마이크로프로세서를 위한 고성능 내장 캐쉬의 설계와 함께 성능 향상을 위한 몇가지 캐쉬 콘트롤 방법을 제안하고 그 시뮬레이션 결과를 제시한다. 설계된 캐쉬는 기본적으로 코트 캐쉬와 데이터 캐쉬로 나뉘어지는 분리형 캐쉬의 구조를 취하고 있으며 각 캐쉬는 홀수 라인과 짝수 라인을 나누어 갖는 분리형 태그 구조를 갖는다. 멀티프로세서 환경을 지원하기 위해 MESI프로토콜을 이용하여 캐쉬의 일관성을 유지하며 버스 사이틀의 파이프라이닝을 지원한다. 수퍼스칼라 마이크로프로세서의 코어의 두 파이프라인에서 동시에 발생하는 메모리 요구를 스톨 사이클 없이 만족시키기 위해 태그 블록은 멀티포트 램 구조로, 데이터 램 블록은 더블 워드 단위로 인터리브된 뱅크 구조로 설계되었다. 복잡성을 줄이기 위해 캐쉬 콘트롤러 역시 두 개로 나누어져 각 파이프라인에서 오는 메모리 요구를 처리한다. 성능 향상을 위해 첫 번째로 제안한 방법이 라인 필 도중의 필버퍼의 쓰기 허용이다. CINT92성능 평가 프로그램을 이용하여 수행한 시뮬레이션 결과는 라인필 도중의 필버퍼 쓰기 허용이 필버퍼의 읽기 허용보다 수배 중요하다는 것을 보여준다. 두 번째 방법은 라인 필이 시작되는 작업이 할당되지 않은 두 사이클을 이전의 캐쉬 미스로 발생한 라인 필 작업에 할당하는 것이다. 이를 통해 캐쉬 미스페널티를 두 사이클만큼 줄일 수 있다. 이것은 빠른 외부2차 캐쉬 메모리를 갖는 경우 거의 두배 크기의 캐쉬를 고용하는 것과 동일한 효과를 가진다. 세 번째 재안한 방법은 진보된 의사 LRU이다. 루핑에 의해 캐쉬 히트 비율이 급격히 떨어지는 것을 막기 위해 제안된 방법으로 연속적인 미스를 나타내는 비트를 추가하여 연속적인 미스가 발생하는 경우 의사 LRU에서 순서의 정보가 없는 엔트리를 교환엔트리로 선택하는 방법이다. 이 방법은 큰 크기의 데이터 캐쉬와 작은 크기의 코드 캐쉬에서 매우 우수한 시뮬레이션 결과를 보인다. 진보된 의사 LRU가 FIFO에 대해 얻는 성능 향상에 견줄 만하며, 2KB의 크기를 갖는 데이터 캐쉬의 경우 성능 향상은 LRU가 FIFO에 비해 얻는 성능 향상의 두 배를 넘는다. 이러한 결과들은 단순히 빠른 동작 속도를 갖는 캐쉬 회로의 설계에 뿐아니라 진보된 캐쉬 콘트를 또한 전체의 성능을 결정짓는 중요한 요소임을 보여 준다.

서지기타정보

서지기타정보
청구기호 {MEE 96073
형태사항 vi, 58 p. : 삽도 ; 26 cm
언어 영어
일반주기 저자명의 한글표기 : 장유성
지도교수의 영문표기 : Chong-Min Kyung
지도교수의 한글표기 : 경종민
학위논문 학위논문(석사) - 한국과학기술원 : 전기 및 전자공학과,
서지주기 Reference : p. 56-58
주제 Cache
Write forwarding of fill buffer
Delated replacement
Delayed fill buffer flush
Modified pseudo LRU
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